VHDL

Modélisation et accélération de réseaux de neurones profonds (CNN) en Python/VHDL/C++ et leur vérification et test à l’aide de l’environnement Pynq sur les FPGA Xilinx

S Jovanović, Serge Weber

Caractérisation d'une IP VHDL de réseau sur puce en SystemC

S Jovanovic, Y Berviller, Serge Weber

Initiation à la modélisation et co-simulation comportementale C-VHDL d’un réseau de communication sur Puce (Network on Chip)

C Tanougast, S Jovanovic, F Monteiro, C Diou, A Dandache